请问这种题含有时序延迟的题应该怎么设计

qwe2508

我第一做这种有时序延迟的题的设计，本人是新手所以不太会，请各位大神指教。

ic_dream

估计出题的自己对时序都不明白， 你看看图 ， 上升沿是 delay 3 clock?  连图都可以画错的， 还出题

就是采样而已， 其它没什么！

cutfor

input_s是异步信号，有各种情况，题目并未给出不同条件。
第一种解法是设计异步采样电路，可理解为采到三次高电平时才输出高电平，采到两次低电平时输出低电平。可以想象的到，高电平低于三个时钟会被滤除，电平低于两个时钟周期会被滤除。
第二种解法是沿检测电路，即检测到采到0->1时，打两拍输出（加上升沿的那个周期为三个时钟周期），检测到采到1->0时，打一拍输出（加下降沿的那个周期为两个时钟周期）。
一些拙见，欢迎指正。

qwe2508

回复 2# ic_dream

这个题目我看懂了，上升沿有效的话，那么输入input，然后延迟3个clk，输出就出来了。下降沿同理。应该没有问题吧。

qwe2508

回复 3# cutfor
请问能写一部分代码吗？思想我能理解，但是我是个新手，还设计不出来。

acgoal

回复 1# qwe2508


   这不是把打两拍的输出，和打三排的输出，这俩输出送入与门，得到的结果是不是就是这个？

高瞻forever

回复 3# cutfor

   个人觉得异步采样设计比较符合题意，这样才能体现出从采到有效电平到输出高电平3个clk的delay，低电平2个clk的delay；若是边沿检测的话，实际上从采到触发沿到输出分别只有2个clk delay和1个clk delay，总感觉不妥帖。

南宫恨

看这样子应该是同步信号进来的，input 应该是加上input delay的本质还是同步信号
所以只要正确产生上升下降沿pluse就好了，把这个两个pluse分别delay 2 1，然后output 在pos_dly_2拉高，neg_dly_1拉低就好了，当然你可以用一个寄存器先采样一次在去造上升下降沿，之后用这个上升dly1和下降沿做就好了