PLL锁定后如何检测PFD与输出的相差？

a741638000 · 发表于 2016-10-27 19:47:57

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PLL锁定后 PFD与VCO输出不可避免还是有一定的相差的。有没有办法可以检测到这种相差到底是多大？以便减小或消除？

最好是可以不用仿一次PLL锁定因为时间太久，麻烦提供一下这类文章谢谢。

hehuiheng · 发表于 2016-10-27 22:06:45

检测的话肯定是做仿真咯，先测PFD的特性再测它输出进行比较。仿真那么久做啥，你锁住要花多长时间？
顺便问下你设计的PLL捕获频率是怎么计算的.

wandola · 发表于 2016-10-28 09:41:58

type-2 pll, 最后 pfd两个输入的沿要对其的。当然有dsm会跳。

a741638000 · 发表于 2016-10-28 14:48:53

回复 2# hehuiheng

服务器跑一周差不多

zcg0697 · 发表于 2016-10-31 17:14:00

固定相差应该是表现为杂散吧，做下频谱分析就看到了

vioryee · 发表于 2016-10-31 17:47:54

thank you ........................

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