Cadence中用SpectreVerilog做混合仿真，Verimix设置问题？

random1020 · 发表于 2016-10-8 23:00:52

您需要登录才可以下载或查看，没有账号？注册

x

本帖最后由 random1020 于 2016-10-8 23:02 编辑

在Verimix中设置d2a_vh为1.8V为什么无效，仿真结果显示数字信号“1”转换为1.2V？

大笨lazy · 发表于 2016-10-10 20:05:28

虽然没有遇到过这个问题，楼主是将schematic每一个verilog模块都进行了设置吗（设置方法mixed-signal——interface elements——instance后点击原件，对应这只input、output电压，信号上升下降沿等），如果是的话，确实不太清楚了

random1020 · 发表于 2016-10-12 19:04:20

回复 2# 大笨lazy

谢谢啦，好像没问题了，必须一个一个修改吗？之前我都是直接修改Interface element 里面的libraryd的。。。。。

[求助] Cadence中用SpectreVerilog做混合仿真，Verimix设置问题？