初学者对于verilog assign赋值语句的小困惑

jasonjiejun · 发表于 2017-1-5 13:11:33

这两种写法是一样的，第二种偷点懒而已

14425324 · 发表于 2017-5-29 16:41:05

需要综合的rtl必须是assign

mythbuster · 发表于 2017-6-21 16:00:40

我觉得楼主用b=a这种语句就是停留在C的思维上。
Verilog最后出来的是电路，你这种b=a这个表示什么意思？没有任何的电路含义，而用assign表示将一根叫b的电线连在a（寄存器导线）的输出。
我也是刚学Verilog一点理解

yuxueqiu123 · 发表于 2021-4-1 15:24:38

楼上正解

用户年轻化 · 发表于 2021-12-24 11:53:44

a和b分别是什么呢wire型还是reg型呢

767781537 · 发表于 2023-7-14 18:31:42

两种写法都可以

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