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查看: 5269|回复: 7

[求助] 两个不同电压的HVNW隔得较近是否会有ESD or latch-up问题

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Snowy2016
发表于 2016-8-10 17:15:00 | 显示全部楼层 |阅读模式

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请教各位：有两个HVNW，HVNW1接5V电压，HVNW2接1.5V电压，两个HVNW间距2.5um（design rule定义min space为2.3um），中间插入了HV p-ring作隔离。这个模块是IO cell 里边的逻辑部分（仅仅是逻辑，不撑ESD的）。请问这种画法是否会存在ESD或者Latch-up的问题？
Design, 隔离

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qinyuwenzhu
发表于 2016-8-11 10:04:04 | 显示全部楼层
latchup原因,还是离的远一点
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frontier
发表于 2016-8-11 12:01:43 | 显示全部楼层
請問是幾V工藝
我覺得是沒問題的
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Snowy2016
 楼主| 发表于 2016-8-11 13:10:10 | 显示全部楼层
回复 3# frontier

5V
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frontier
发表于 2016-8-11 20:34:11 | 显示全部楼层
你提到
"这个模块是IO cell 里边的逻辑部分（仅仅是逻辑，不撑ESD的）"
請問接5V的HVNW內有 P+嗎?
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Snowy2016
 楼主| 发表于 2016-8-12 08:42:21 | 显示全部楼层
本帖最后由 Snowy2016 于 2016-8-15 13:16 编辑

回复 5# frontier


   这两个HVPW里边都有PMOS。
不好意思，是“这两个HVNW里边都有PMOS”
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zengjie
发表于 2016-8-15 16:32:25 | 显示全部楼层
中间有P+ guard ring，应该没什么问题。而且电压相差也不高
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发表于 2018-10-11 17:07:18 | 显示全部楼层
回复 5# frontier

版主大大，人家回复你了说两个HVNW里面都有PMOS，您还没给答案呢
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