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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 后端设计 › 后端讨论区 › timing问题
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查看: 1325|回复: 1

[求助] timing问题

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lytyzu
发表于 2016-7-17 15:43:18 | 显示全部楼层 |阅读模式

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为什么加buff或者inventor可以减小timing？
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Lover_Momo
发表于 2016-7-18 08:21:24 | 显示全部楼层
有一种情况是net比较长，delay就比较大，前级的load与后级的tran就比较大，通过插入buf ，可以减小tran & load进而减小整体的delay。
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