PLL锁定后vco控制电压的问题！！！

随遇而安111 · 发表于 2019-12-23 17:05:32

请问楼主有新的想法了吗，问题有解决吗，到底是仿真器的问题还是电路的问题，我更改了仿真精度，稳定后，频率仍然有100KHZ的抖动

随遇而安111 · 发表于 2019-12-23 20:15:53

1261015620 发表于 2016-7-4 14:49
不好意思，刚才上传的图片不清晰，重新上传一下：

请问楼主如何让解决的，另外问下输出频率的变化相对于稳定的中心频率点处偏差多大属于正常，

jiaoda · 发表于 2019-12-29 10:53:49

个人理解：那个开始那段抖动，其实锁定过程，比如VCO震荡频率高于Fref，那CP需要抽电流，如果低于Fref，则需要灌电流，在来回切时，使相位锁定。锁定后那上面的Ripple才是CP不匹配得到的值。。。

zouliang1127 · 发表于 2019-12-29 11:18:28

If it is an integer PLL, have it drive a divider with the same division ratio as the feedback one either explicit or implicit. You should be able to look at the divider output phase noise. Deduct the noise power from this divider, then you have a sense of the noise only from the PLL under test.

fallangel · 发表于 2020-4-24 09:07:07

高频ripple是VCO的二次谐波馈通过去的，忽略之，不会对噪声频率产生影响。频率低于环路带宽的接近DC的分量才是关键。

摩卡咖啡 · 发表于 2020-5-27 22:07:19

fallangel 发表于 2020-4-24 09:07
高频ripple是VCO的二次谐波馈通过去的，忽略之，不会对噪声频率产生影响。频率低于环路带宽的接近DC的分量 ...

大佬，请教下，像我这样的，锁定后vctrl还在这样周期变化20mV，导致频率也有很大变动，不能按照要求固定在某一频率的情况叫什么？相位抖动、参考杂散？可能是那一块出的问题，滤波器的参数不合适吗？

kanchiam · 发表于 2020-6-13 00:56:18

1261015620 发表于 2016-7-4 14:49
不好意思，刚才上传的图片不清晰，重新上传一下：

依我以前的經驗，有一點點像演算法收㪘性的問題

flq841000162 · 发表于 2021-1-24 20:00:00

提高仿真精度吧，把仿真时间步长调到1/500的输出信号周期

NJUllf-OPUgroup · 发表于 2022-9-19 11:56:23

请问楼主这个问题解决了吗我也遇到了相同的问题

李畅 · 发表于 2022-11-21 14:43:01

zouliang1127 发表于 2019-12-29 11:18
If it is an integer PLL, have it drive a divider with the same division ratio as the feedback one ei ...

请问大佬我也遇到这个问题我的PLL分频数=52 参考频率是16MHz，输出832MHz的RingVCO PLL在全工艺角和温度下锁定后，Vctrl基本都有3mv左右的波动，请问最大问题可能出现在哪里

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