亚稳态疑惑？请高手指点。

whuan100

路过。谢谢楼主

杰克淡定

回复 8# jackychan2010


   你写的这个RTL，如果d来自于另外一个时钟域，抓两拍后的信号才能使用，应该使用d2和d3产生clk域下的逻辑，d1还不能使用。而且，d必须是另一个时钟域的寄存器输出信号，不能是组合逻辑输出。

orlye

回复 10# jackychan2010


如果是d变化后1个时钟，即已经同步给d1，但还没同步给d2的时候呢？
d2也是稳定的呀，但d1可能有亚稳态，和d2做了逻辑会增长亚稳态的稳定时间。

AnswerLJ

同步时钟域 不需要打拍处理，所以你的代码没有任何影响；
亚稳态存在于跨时钟域，影响表征为 在后级组合逻辑上产生的结果在统计学上的随机性，打拍仅仅是为了过滤掉这种随机性；但并不代表采集到经过打拍后的信号状态就一定是期望的状态，其取决于前级信号在稳定后达到的状态；所以依然需要相应的处理逻辑配合；
多bit位常见于跨时钟域FIFO，此时会使用格雷码将多bit转换为对一bit信号的亚稳态处理；

jackychan2010

回复 13# orlye

再请教个问题：跨时钟域，默认都是需要两级寄存器，在第一级到第二级中间，有1个周期时间来让亚稳态稳定下来，减少亚稳态都后续电路的影响。
经典的时钟切换电路中，也是需要两级寄存器进行同步，但是，发现是前级采用上升沿，后级采用下降呀，或者是前级采用下降沿，后级采用上升沿，这样的话，不就只有半个周期的时间让亚稳态稳定下来，这样子没问题吗？

catannie

亚稳态不可能完全解决，只能把发生概率降低到一个可以接受的程度