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我在设计简易CPU时的一个顶层文件module cpu(clk,rst,start,ROM_en,IR,PC,rf_data,wr_ram,cs_ram,addr_ram,alu_out
);
input clk,rst;
input start;
input [15:0] IR;
output [7:0] PC;
output ROM_en;
output wr_ram,cs_ram;
output [7:0] addr_ram;
output [7:0] alu_out;
output [39:0] rf_data;
wire [7:0] imm;
wire [3:0] sel_rf;
wire [2:0] sel_alu;
wire sel_mux;
wire r_wf,en_rf,en_reg,en_alu,en_imm,alu_zero;
wire clk_n;
assign clk_n=~clk;
dp datapath(.rst(rst),
.clk(clk_n),
.r_wf(r_wf),
.en_rf(en_rf),
.en_reg(en_reg),
.en_alu(en_alu),
.en_imm(en_imm),
.sel_rf(sel_rf),
.sel_alu(sel_alu),
.sel_mux(sel_mux),
.imm(imm),
.alu_zero(alu_zero),
.alu_out(alu_out),
.rf_data(rf_data));
ctrl controller(.rst(rst),
.start(start),
.clk(clk),
.alu_zero(alu_zero),
.r_wf(r_wf),
.en_rf(en_rf),
.en_reg(en_reg),
.en_alu(en_alu),
.en_imm(en_imm),
.sel_rf(sel_rf),
.sel_alu(sel_alu),
.sel_mux(sel_mux),
.imm(imm),
.PC(PC),
.IR(IR),
.ROM_en(ROM_en),
.wr_ram(wr_ram),
.cs_ram(cs_ram),
.addr_ram(addr_ram));
endmodule
在ctrl这一行处出现上述错误,ctrl本身应该没有问题端口也没错,求助攻,急!急!急! |