状态机问题

lcc_cq · 发表于 2007-6-4 16:05:15

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对于1段式,2段式,3段式风格的使用情况,不知道大家有什么见解
有时候,规模较小时,一段式由于if嵌套用得少,便于综合,只是不便于阅读,但是,硬件描述语言设计不就是要转化为相应硬件吗,在这两种相矛盾时,我们该趋向哪种呢
我还试过,一段式用得单元模块不一定比2段式多

yangyuf · 发表于 2007-6-5 10:12:43

楼主说的有道理。

我觉得状态机写的状态越少越好，和状态相关的信号最好提到状态机外面来写，这样综合出来可能会小。

状态机是必要时才用的。

yoyo1234 · 发表于 2007-6-5 14:33:56

一段式，比较简洁，但是可读性没有两段式强

霡霂 · 发表于 2007-6-5 17:06:09

最好的状态机是没有状态机如果你能用将设计细分到很小速度就最快但是个人还是更喜欢three always的描述风格因为远没有达到那种水平呵呵具体可以看看附件里的《有限状态机的Verilog设计与研究》

binggo123 · 发表于 2009-8-29 16:49:38

正好需要，谢谢楼上的

grandy_kao · 发表于 2009-8-30 20:02:49

对于比较大的状态机，还是3段式比较清晰，代码的可维护性高，而且跟能表达出你设计的本意

exiaohu · 发表于 2009-8-31 09:38:05

fms..

haveidea · 发表于 2009-8-31 12:09:13

这个目标太理想了。对于复杂的状态机，简单的手工优化可能会没有机器自己优化的结果好。

原帖由霡霂于 2007-6-5 17:06 发表

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最好的状态机是没有状态机如果你能用将设计细分到很小速度就最快但是个人还是更喜欢three always的描述风格因为远没有达到那种水平呵呵具体可以看看附件里的《有限状态机的Verilog设计与研究》

src · 发表于 2009-8-31 16:09:28

尽量用2段，特别是在新手阶段。
以后对综合结果有把握了，随便用什么都可以的。

tianquan · 发表于 2009-8-31 17:17:04

根据实际情况看，几段都好，关键是正确

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