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查看: 2718|回复: 6

[求助] 求助:LVS器件不匹配问题

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发表于 2016-4-28 18:55:09 | 显示全部楼层 |阅读模式
500资产
在用calibre做顶层的LVS时,报告有四对管子不匹配分别是:
    layout中的PMOS1和原理图中的NMOS1不匹配

    layout中的PMOS2和原理图中的NMOS2不匹配
    layout中的NMOS3和原理图中的PMOS3不匹配
    layout中的NMOS4和原理图中的PMOS4不匹配
经过对比layout提取的网表和原理图提取出来的网表发现,只要按照管子类型match,是没有问题的。

但是不知道为啥calibre要检查本来就不是match的管子是否匹配,这样肯定不匹配呀。另外在该报错的管

子所在的子单元中做LVS是没问题的。不知道论坛里有没有遇到过这个问题的,怎么解决的?还有一个问题是calibre做


LVS时是怎么判断lauout器件和原理图器件是一个管子的,是根据 连线还是什么?

 楼主| 发表于 2016-4-28 19:56:25 | 显示全部楼层
哪位大神知道解决方案呀
 楼主| 发表于 2016-4-28 21:23:13 | 显示全部楼层
再顶一下
 楼主| 发表于 2016-4-29 07:46:55 | 显示全部楼层
要沉了
发表于 2016-4-29 11:14:06 | 显示全部楼层
外围接错或接反导致内部出错,也有可能上面覆盖了不必要的layer导致calibre认错
 楼主| 发表于 2016-4-29 19:03:54 | 显示全部楼层
回复 5# femto1980

谢谢你的回复。
   我看了下提取出来的layout网表,和原理图的网表是一样的,你说的layer覆盖的话,感觉不可能呀,如果有layer覆盖了,器件就会出问题呀。
现在是单纯看网表,不看报告,没问题
发表于 2016-4-29 19:43:45 | 显示全部楼层
LVS是通过先识别layout的pin 出发,再对下面的线和管子,你这里可能是PMOS 和NMOS的两端连一起,第三端的线连出该模块,例如source 和drain 连一起,gate 连出去,结果外部的线连到gate接反掉了,或者是更上层的这两条path接反掉了
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