Vivado2015.4中如何在Verilog设计中加入edf模块

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我有一个Verilog的project，有部分Verilog代码，想调用一个edf文件，该怎么操作。

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我是直接将Synplify生成的edf文件add source进project，界面的左上角Source里的Design Source已经没有问号了，但Simulation Source里还有一个问号,询问了一下，好像Simulation不读edf，说不用管这个。然后我去synthesis，报错说找不到这个模块。模块的文件名什么的都一直，并且Design Source里的Hierachy已经识别了。   
报的错就是not found “***_top”。