求问 altera cycloneV 系列最高可以跑到多高频率

t多多洛 · 发表于 2016-4-22 21:10:40

里面的PLL可以最高实现800M，是不是说明最高是800M。如果设计中存在高于1Ghz的时钟，是不是根本不可能实现时序约束？

zhangbinsniper · 发表于 2016-4-23 09:06:00

可以跑的频率和你的代码结构是有关的啊，对于cycloneV一般不超过245M

zhangbinsniper · 发表于 2016-4-23 09:07:37

FPGA的运行频率是和代码结构挂钩的，根据个人经验，cycloneV一般最高跑245M左右

schottky163 · 发表于 2016-4-23 13:38:56

与代码高度相关。我跑过超过400M的代码。纯LUT+REG设计，组合逻辑长度都是单LUT。此外还有net delay要仔细考虑。

t多多洛 · 发表于 2016-4-23 20:18:16

回复 4# schottky163

谢谢！！

t多多洛 · 发表于 2016-4-23 20:20:41

回复 3# zhangbinsniper

谢谢！！

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