systemverilog接口建模的疑问以及简单的EEPROM IIC SV模型共享

myhedwig · 发表于 2016-4-19 15:27:18

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本帖最后由 myhedwig 于 2016-4-19 15:29 编辑

刚搞了一堆字，说我有非法字符，直接给我把帖子给删了

。重新码。。。
本人还在学习systemverilog中。在搭建仿真平台的时候有产生了一个疑问。
采用systemverilog搭建仿真平台，少不了要做各种各样的接口模型。这个接口模型以什么方式实现比较好呢？
比如我如果要搭建一个EEPROM的模型，我是应该把这个模型放在interface中还是放在一个类里呢？
今天我试着写了一下，已经跑通。我的实现是把一个模型单独的放在了一个类中，这样，EEPROM的初始化，接口时序的模拟都是采用类里的函数或者任务单独完成的。这样做的话，这个类大部分的代码都在完成时序，而且可能是用verilog时间久吧，采用systemverilog写时序感觉很别扭。有没有有经验的朋友提供一下宝贵的意见？
另外附上我的EEPROM模型和简单的平台。已经跑通。我是野路子，代码风格，SV的技巧都没有经验，真心希望有朋友可以指点一下代码中的不足！

iic_config.sv (6.6 KB, 下载次数: 20 )

iic_inf.sv (305 Bytes, 下载次数: 17 )

iic_top.sv (680 Bytes, 下载次数: 16 )

test_iic.sv (334 Bytes, 下载次数: 18 )

PS：晕，发现附要花信元才能下？咋才能搞成不用信元免费下？
我发了两次代码，直接帖就会被拦截，没办法才上传的附件。

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