急~~ADC中S/H（采样保持）电路的问题

mikeppq · 发表于 2016-4-13 09:57:36

频率降低、减小电容、加大电流

zhangyutong1225 · 发表于 2016-4-13 17:22:47

回复 10# billlin

thanks，我把OTA改了一下，现在波形整体看挺正常的，就是拉大看保持波形变成这样了。。问题.png

zhangyutong1225 · 发表于 2016-4-13 18:15:51

回复 11# mikeppq

请问出现12L那种情况是怎么回事

mikeppq · 发表于 2016-4-14 10:56:36

settle time太长？

zhangyutong1225 · 发表于 2016-4-14 11:17:45

回复 14# mikeppq

运放的建立时间还是闭环电路的？我该如何改进一下呢

billlin · 发表于 2016-4-14 11:58:30

Amplifier's close loop bandwidth too low frequency,
Close Loop Bandwidth = OP Unity-gain frequency * Beta
(Beta = feedback factor, in your case is ~ 0.5 )
so Only Extend your OP Unity-gain frequency to more high frequency,
the settling time will be improved.

philosics · 发表于 2016-4-15 08:49:51

回复 6# zhangyutong1225

你的settling time和sampling rate分别是多少？

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