静态时序分析STA

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静态时序分析STA 简历发 hr@Hi-talent.com

- Synthesis, including SDC collection andrelease.

- Fomal check, including low power check.

- STA check.

- 综合。同时负责收集，整理，并发布SDC 文件,

- 形式验证，包含Low Power Check,

- 静态时序分析（STA）。

任职资格:

- Bachelor degree or above in ElectronicEngineering or equivalence,

- 1 or more years experience in ICSynthesis or STA design,

？ -Familiar with mainstream Synthesis, STA, Formal tools，

- Familiar with Verilog,

？ -Familiar with mainstream Simulation tools (VCS, NC or others) is a plus,

？ -Familiar with mainstream DFT tools is a plus,

？ -Knowledge on scripting languages in Unix/Linux (csh, Perl, Tcl, phthon orothers),

？ -Fluent in English reading and writing (CET4 or above is desired),

？ -Good teamwork spirit,

？ -Capable of handling multiple tasks at one time and have strong sense ofresponsibility.

？ - 电子工程本科及以上学历，

？ - 两年或以上的IC 综合或STA经验，

？ - 熟悉Verilog编程语言，

？ - 熟悉主流的综合工具，静态时序分析工具，形式验证工具，

？ - 熟悉主流的仿真工具者优先，

？ - 熟悉主流的DFT工具者优先，

- 具有Unix/Linux下的脚本语言编程知识(csh, Perl, Tcl, python或其它)，

？ - 良好的专业英语读写能力，

？ - 良好的团队合作精神，

？ - 拥有同时处理多个任务的能力和敬业精神。

1. 完成RTL到网表的综合，作成时序制约（SDC）并完成静态时序分析

2. 完成功耗分析与等价性验证

3. 作为团队的Sub Leader辅助完成项目的管理与报告书作成

职位要求：

1. 本科及以上微电子或相关专业学历

2. 一年以上数字后端(STA方向)工作经验

3. 熟悉综合，STA，功耗分析的方法

4. 熟悉相关EDA工具 （Synopsys或Cadence的综合与时序验证工具）

5. 了解P&R，DFT，噪声分析等相关知识

6. 有百万门级以上数字芯片或模块Tape Out经验者优先

1. 逻辑综合，DFT(scan, mbist & BSD) 和Formality验证.

2. STA sign-off and timing closure.

3. 与产品工程师和测试工程师紧密合作，调试并解决在测试机上失败的DFT测试向量.

任职资格：

1. 电子相关专业本科及以上学历。

2. 具有运用Design Compiler, DFT Compiler, Power Compiler, PrimeTime andFormality方面的经验。

3. 精通静态时序分析理论。

4. 可熟练使用Verilog, TCL, Perl，CPF/UPF。

5. 具有至少2个以上芯片综合方面的成功流片经验。

6. 精通 SoC 低功耗原理者佳。

7. 高度的责任心和敬业精神，良好的沟通能力和团队合作精神。

Best Regards

Jane.Jin 金娟

Principal Consultant & General Manager @ Hi-TalentConsulting Co.,Ltd.

上海芯得企业管理咨询有限公司

上海芯相会企业管理咨询有限公司

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