关于Noise Aware PLL Design Flow里pfdcp的模型提取

shadow_cuk · 发表于 2016-2-13 12:14:08

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本帖最后由 shadow_cuk 于 2016-2-13 12:16 编辑

按照这个文档里的流程分别提取vco的cmi模型和pfdcp的Veriloga模型. VCO倒是比较容易弄,pfdcp提出来的模型很怪.有人按照这个流程跑通过么
一个简单的cp电路,ibias=100uA

按照文档里的设置提取pfdcp模型,iup_max和idown_max的电流跟transistor level的仿真对比,小太多了

这个是对pfdcp模型的仿真,结果也是很怪异

有大侠能帮忙看看么

shadow_cuk · 发表于 2016-2-13 20:40:47

问题已解决,提取的时候漏了delay参数

efong · 发表于 2016-6-13 18:40:37

THANK YOU

Ryggeor · 发表于 2016-10-27 20:57:37

thnx!

lijiquan · 发表于 2016-11-22 09:31:54

不错的资料

gujiexing · 发表于 2016-12-2 09:00:43

pfdcp的pnoise怎么仿真呢，输入信号怎么设置？

大鼻象零零七 · 发表于 2017-3-17 19:10:47

请问你是调用的cadence库里面的plllib的吗？里面的ppv模型文件在哪里啊？一直没找到。谢谢

Juneje · 发表于 2017-3-20 13:20:43

Thanks for your sharing

zhangyang12 · 发表于 2017-4-25 15:48:09

谢谢分享

Ryggeor · 发表于 2017-12-19 00:11:43

thnx!

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