电源电压下降后PLL由锁定变为失锁

sy888866 · 发表于 2016-1-29 16:34:56

回复 4# lwjee

你好，感谢你的回复。我从以下几个方面找问题的：
1.环路带宽，按照书上要求是要小于1/10的参考频率。（后来我用信号发生器代替晶振，未解决）
2.CP电流失配。从仿真上来看充电电流12ua，放电电流12.2ua，重合复位脉冲时电流也很小，而且在VDD较高时可以正常锁定。
暂时还没能够确定问题

sy888866 · 发表于 2016-1-29 16:38:39

回复 10# fallangel

你好，还有一个现象，是失锁抖动时有一个范围的。例如VCO输出4M时，1.8V<VDD<2V这个范围会抖动，当VDD降到1.8V以下时，PLL有锁住了，频率正确了

sy888866 · 发表于 2016-1-29 16:40:30

回复 9# jamesccp

谢谢您的建议，我这是在做PVT仿真时，发现的问题。就想能够找到问题所在，然后改善它

lwjee · 发表于 2016-1-29 17:39:44

回复 11# sy888866

你应该看看电源降低后什么变了，然后分析这个变化对你的环路有什么影响。12uA,12.2uA不会造成失锁的

semico_ljj · 发表于 2016-1-29 21:22:44

回复 6# sy888866

这个是0.18um的高压器件，和普通的0.5um的工艺器件差别不太大，就是Vth低一些，U0大一点，最低工作电压好好调一下，可以到个1.8V

whlinfei · 发表于 2016-1-30 10:14:50

回复 1# sy888866

查看下你的loop gain 和sensitivity吧可能被电压影响了

king0798 · 发表于 2016-8-1 16:11:43

楼主请问最后查处是什么问题导致在吗

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