JFET 输入运放和CMOS运放哪个的input offset 大？

黄礼茉

最近在看运放 input offset 的问题，发现在两处资料，一份为ADI的tutorial MT-037（2009），另一份为TI的关于运放input offset 的报告SLOA059（2001），根据这两份资料提供的数据，得出了不一致的结论。首先在MT-037中，列举了典型运放input offset的范围，其中Best JFET input 运放的input offset范围是100—1000uV,而untrimmed CMOS运放的input offset范围是5000—50000uV。那么可以得出的结论是，一般情况下，JFET输入运放的input offset比CMOS运放的小。
但是在报告SLOA059中指出，BiFET (consist of JFET input stage and BJTs in gain and output stage) 运放的input offset 在800-15000uV的范围，而CMOS运放在200-10000uV的范围，那么可以得出的结论是，一般情况下，JFET输入运放的input offset比CMOS运放的大。
我想知道其中是不是有什么我没弄清楚的

SLOA059

MT-037

cmh1430

同问，顶！

2sc3357

一般来说，不校准的情况下BJT<JFET<CMOS。当然例外也很多