upf电源port定义问题请教

kulong168 · 发表于 2015-12-15 12:58:57

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各位好，有一个项目用upf走low power flow，其中三个电源均来源于u_ldo的输出（如下图所示），请教各位，由于电源pin均来自于整个design中的ldo模块，而不是design的port？
这种情况下，upf中我该如何定义电源的port（create_supply_port地冠以到哪里）？

icfbicfb · 发表于 2015-12-20 16:38:40

本帖最后由 icfbicfb 于 2015-12-20 16:40 编辑

这个port 本身也是虚拟的，不过要最后拉到top level的，你的3个power 肯定也是需要拉到top上的

你就当是top的port好了，继续写吧
create_power_domain TOP -include_scope
create_power_domain PD1_inst1 -element  inst1
create_power_domain PD1_inst2 -element  inst2
create_power_domain PD1_inst3 -element  inst3

create_suppoly_port  VDD1
create_suppoly_port  VDD2
create_suppoly_port  VDD3
create_suppoly_port  VDD_TOP

kulong168 · 发表于 2015-12-21 09:28:44

回复 2# icfbicfb

非常感谢，之前一直理解这个本身没有port，该怎么定义。现在终于搞明白了，
电源port本身就是个全局port，只要保证LDO的输出与定义的port连在一起就行了

fwzhou_suzfile · 发表于 2015-12-23 15:06:28

我向续问一个问题？
设计中我已经把所有的pg_pin的连接关系在rtl 上已经连接好了（port也连接好了），dc的时候可以不需create_supply_port去定义这个power port了，dc中命令add_port_state也能够识别这个power port。但是在formality的时候，add_port_state却不识别，这个有解释吗？而一旦我加上create_supply_port的定义，formality会报这个port已经存在了。

同时关于上述ldo内部产生的电源，我们可以在ldo 的lib 中定义internal_power的pg_type类型，也可以不再定义这个power 的port。

icfbicfb · 发表于 2015-12-23 15:47:12

通常rtl不用写电源连接关系，全部电源关系用 upf 来描述比较好，

power port肯定是在后端derive到top level的，就像普通设计一样，VDD/VSS就是个虚拟概念，后端知道它的产生，但是前端不需要知道它的存在

wyzabcdef · 发表于 2018-5-9 18:19:53

回复 3# kulong168

前辈您好！我也遇到了同样的问题，请问您是如何把LDO输出和port连接起来的？是connect_supply_net吗？能否举个例子。

另外，刚上电的时候，LDO输出为x，仿真会报一堆Reset wiggled in SHUTDOWN_MODE，还有Isolation Enable signal changed to invalid value=X. 这个怎么处理？

非常感谢！