关于clock与data的max_transition的设置问题

nature19900303

在65nm工艺以下，高速数字电路中（如1GHz），使用数字流程进行综合，transition time的影响显得尤为重要。以往的帖子中也讨论过这个问题，大概包括以下内容：
1. transition time如何设置；
   set_max_transition current_design ;#针对整个设计
   set_max_transition -data_path clk ;#针对clk的lanch path
   set_max_transition -clock_path clk ;#针对clk,或者说时钟树
   set_clock_transition clk ;#针对clk,或者说时钟树
    set_clock_tree_options -max_transition ;#针对时钟树
2. transition time应该设多大；

   终极目的是维护时钟和数据的完整性；
   在低频时，满足库中的设置即可；在高频时，需要更严格的约束。
   陈涛版主曾经回答过：

• 90nm时： min{0.1*时钟周期,200ps}
• 65nm时： min{0.1*时钟周期,150ps}
• 130nm时可以进一步放松。

3. 我的另外一个问题：有人说时钟树的transition time的约束要比data更为严格，但是在不同的工艺下具体经验值值如何呢？



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