verilog串转并问题请教

czy619730

本人在做一个FPGA信号处理模块，为了提高数据处理效率，打算将数据并行处理。数据格式为32位表示的单精度浮点数[31:0]，打算64个数据一起并行输出，也就是说要64*32个reg？但是一般的串转并都是连续的Nbits转为并行的Nbits输出，没有说连续的N个数据（位宽32bits）转换为N路（每路位宽32bits）并行的输出形式？
可以这样写么？编译器报错
output
[31:0]
data_reg [0:63];
不知道我描述的清不清楚，请教论坛里的前辈们。

汉白雪玉

不可以。你可以定义一个存储器，如 reg[31:0] memory[0:63]。输出时，将存储器memory[0],memory[1],memory[2]等依次赋给输出端口就可以了。

justfigo

回复 1# czy619730


   verilog应该不支持这种写法，system verilog好像支持，可以采用2#所说的方法。