PLL理论知识求助：关于CPPLL中PFD的输出脉冲分析

wangzhaojack

lz是本科生，最近在学习PLL的理论知识，关于CPPLL有一点不太明白：Razavi的Analog design的书上说（Chapter 15.3 Nonideal Effects in PLLs），当PLL在锁定的时候，PFD的QA和QB也会产生两个很狭窄并且重合的脉冲，然后RF Microelectronics一书中则是没有指出这个问题，直接给出了两个脉冲存在延时差的失配情况。想求助大家问一下，为什么在锁定的时候，PFD还会有脉冲输出呢（我理解PFD就是一个组合电路）？而且为啥是完全重合？谢谢！

love1226

减小CP死区

fumu1220

非常好

jiang_shuguo

很窄的脉冲是PFD延时导致，按书上的结构约4个门的延时。但这个脉冲是否能开启后面的CP开关？若不能开启，则CP存在死区（Ip=0 CP无增益，环路不锁定），需要人为的加大这个脉冲宽度以保证后面的CP开关充分打开（消除了死区）。完全重叠的脉冲是因为输入信号相位差为0，而且PFD检测该两个输入信号的链路也完全对称。

wangzhaojack

回复 4# jiang_shuguo


    谢谢你！我再研究一下 这两天往后又看了一部分，基本上理解了，按照PFD的逻辑，两个信号的上升沿到来的时候就会立刻都输出高电平，要等一个与门的延时和D触发器的reset路径的延时，才能把输出复位，所以会有那个窄脉冲。如果两个脉冲到来的时间不同，假设脉宽不相等，Vcontrol就会有电平增加/减小的积累，其中一个信号的相位会有静态的offset，迫使两个脉冲宽度相等，实现锁定。
    关于死区的问题，我再去研究研究。