DC综合后的Timing Violation

iknowzxc

1. Information: Updating design information... (UID-85)
   
2. 
   
3. ****************************************
   
4. Report : constraint
   
5.       -all_violators
   
6.       -verbose
   
7. Design : fsm_practice1
   
8. Version: 2000.05-1
   
9. Date   : Sat Nov 28 10:37:51 2015
   
10. ****************************************
    
11. 
    
12. 
    
13.   Startpoint: rst (input port)
    
14.   Endpoint: cs_reg[0] (rising edge-triggered flip-flop clocked by clock)
    
15.   Path Group: clock
    
16.   Path Type: min
    
17. 
    
18.   Des/Clust/Port     Wire Load Model       Library
    
19.   ------------------------------------------------
    
20.   fsm_practice1      reference_area_20000  smic18_tt
    
21. 
    
22.   Point                                    Incr       Path
    
23.   -----------------------------------------------------------
    
24.   clock (input port clock) (rise edge)     0.00       0.00
    
25.   clock network delay (ideal)              0.00       0.00
    
26.   input external delay                     0.00       0.00 r
    
27.   rst (in)                                 0.00       0.00 r
    
28.   U20/Z (AOI21B2HD2X)                      0.03       0.03 f
    
29.   cs_reg[0]/D (FFDHD1X)                    0.00       0.03 f
    
30.   data arrival time                                   0.03
    
31. 
    
32.   clock clock (rise edge)                  0.00       0.00
    
33.   clock network delay (ideal)              0.00       0.00
    
34.   clock uncertainty                        0.40       0.40
    
35.   cs_reg[0]/CK (FFDHD1X)                   0.00       0.40 r
    
36.   library hold time                        0.01       0.41
    
37.   data required time                                  0.41
    
38.   -----------------------------------------------------------
    
39.   data required time                                  0.41
    
40.   data arrival time                                  -0.03
    
41.   -----------------------------------------------------------
    
42.   slack (VIOLATED)                                   -0.38
    
43. 
    
44. 
    
45.   Startpoint: rst (input port)
    
46.   Endpoint: cs_reg[1] (rising edge-triggered flip-flop clocked by clock)
    
47.   Path Group: clock
    
48.   Path Type: min
    
49. 
    
50.   Des/Clust/Port     Wire Load Model       Library
    
51.   ------------------------------------------------
    
52.   fsm_practice1      reference_area_20000  smic18_tt
    
53. 
    
54.   Point                                    Incr       Path
    
55.   -----------------------------------------------------------
    
56.   clock (input port clock) (rise edge)     0.00       0.00
    
57.   clock network delay (ideal)              0.00       0.00
    
58.   input external delay                     0.00       0.00 f
    
59.   rst (in)                                 0.00       0.00 f
    
60.   cs_reg[1]/TE (FFSEDCRHD1X)               0.00       0.00 f
    
61.   data arrival time                                   0.00
    
62. 
    
63.   clock clock (rise edge)                  0.00       0.00
    
64.   clock network delay (ideal)              0.00       0.00
    
65.   clock uncertainty                        0.40       0.40
    
66.   cs_reg[1]/CK (FFSEDCRHD1X)               0.00       0.40 r
    
67.   library hold time                       -0.07       0.33
    
68.   data required time                                  0.33
    
69.   -----------------------------------------------------------
    
70.   data required time                                  0.33
    
71.   data arrival time                                   0.00
    
72.   -----------------------------------------------------------
    
73.   slack (VIOLATED)                                   -0.33
    
74. 
    
75. 
    
76.   Startpoint: in (input port)
    
77.   Endpoint: cs_reg[1] (rising edge-triggered flip-flop clocked by clock)
    
78.   Path Group: clock
    
79.   Path Type: min
    
80. 
    
81.   Des/Clust/Port     Wire Load Model       Library
    
82.   ------------------------------------------------
    
83.   fsm_practice1      reference_area_20000  smic18_tt
    
84. 
    
85.   Point                                    Incr       Path
    
86.   -----------------------------------------------------------
    
87.   clock (input port clock) (rise edge)     0.00       0.00
    
88.   clock network delay (ideal)              0.00       0.00
    
89.   input external delay                     0.00       0.00 f
    
90.   in (in)                                  0.00       0.00 f
    
91.   cs_reg[1]/RN (FFSEDCRHD1X)               0.00       0.00 f
    
92.   data arrival time                                   0.00
    
93. 
    
94.   clock clock (rise edge)                  0.00       0.00
    
95.   clock network delay (ideal)              0.00       0.00
    
96.   clock uncertainty                        0.40       0.40
    
97.   cs_reg[1]/CK (FFSEDCRHD1X)               0.00       0.40 r
    
98.   library hold time                       -0.09       0.31
    
99.   data required time                                  0.31
    
100.   -----------------------------------------------------------
     
101.   data required time                                  0.31
     
102.   data arrival time                                   0.00
     
103.   -----------------------------------------------------------
     
104.   slack (VIOLATED)                                   -0.31
     
105. 
     
106. 
     
107. 1
     
108. 
     

复制代码

关于hold time的violation，如上，可以不用管吗？