Verilog语言问题

zhangxin

想要对 bin 信号进行直方图统计，用RAM实现可能过于复杂，定义数组索引实现

reg [7:0] bin_array[127:0];


always@(posedge clk)
begin
    if(bin_valid==1)
          bin_array[bin][7:0] <= bin_array[bin][7:0] + 1;
end



这样可以吗？ 用SIGNALTAPII 采样 bin_array[][7:0]全是0，信号是红色的，为什么会这样？

汉白雪玉

bin_array[][7:0]没给初值，你给个初值试试

justfigo

回复 1# zhangxin


   2#说的对，没有对这个寄存器组初始化啊 ,如下：reg [7:0] arrary [15:0];
always@(posedge clk or negedge rst_n)begin
   if(!rst_n)begin
      arrary[0][7:0]<=8'd0;
      arrary[1][7:0]<=8'd0;
      .
      .
      
arrary[15][7:0]<=8'd0;
   end
  else begin
     arrary[bin][7:0]<=
arrary[bin][7:0]+1;
  end

end