【252642555】【基于Microzed的Bitcoin miner】挑战全过程

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两周的考前突击加考试，最终结束完了所有大大小小的考试科目，迎来了暑假。由于今年参加TI杯，而我大一主攻FPGA、DSP等数字方面，所有对我也是个学习的机会。收到上一挑战者寄来的MicroZed，一看发货地址：电子科技大学，西电、成电，真巧啊。
    废话不多说，等了两天，收到了快递，里面一个大大的塑料盒，可里面就一块小小的MicroZed、一根USB线，一张4G内存卡。看到MicroZed的真身时还是惊叹了一下，小小的一块电路板，里面集成了ARM9、FPGA，还有大大小小这么多模块，看来微型化还真是这时代的潮流。马上想着连上JTAG测试一下，拿出下载器，一下子愣住了，这接口怎么这么小，比公口还要小，于是想着用杜邦线，可是哪找到这么小间距的杜邦线了。一晚上，只好对着开发板发呆，看着看着，突发奇想，于是JTAG接口上的塑料底座就被我小心翼翼哋拔出来了。





接口实在太大了，不过幸好排针的间距是相同的。




机智地拔下黑色的塑料底座






上电测试，运行正常！然后，又可以接着我的调试了。

前期准备：

    前期由于我今年国创申请的项目就是基于Zynq的比特币挖坑机SoC设计 国创_基于Zynq的比特币挖坑机SoC设计.rar (1.17 MB , 下载次数: 74 )

2014-7-26 17:39 上传

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，所以看过了两本关于ZYNQ的书



这里推荐第二本，个人感觉第一本就是datasheet的翻译，只有后面的工程有点点营养，网上一个外国友人博客上有关于MicroZed的很详细的教程：http://forums.xilinx.com/t5/Xcel ... -Vivado/ba-p/362901。
然后https://github.com/上面有许多Verilog写的BTC_Miner,还有一个是基于ZYNQ的https://github.com/stiggy87/ZynqBTC

下面是我的挑战过程：


先安装Vivado，下载最新的2014.2，我笔记本上只有ISE14.6，顺便体验体验Vivado，不得不说，她的综合速度真的很快，而且界面很友好！




先修改了一个别人在[size=1em]Xilinx Spartan-6 LX150上的Miner代码，综合出来没有超出资源，不过功耗貌似超了。。。
















接着看别人在xc7k325上的工程，编译了一下








发现用了不少资源，还用了好多DSP模块，看下修改这个有点难度大



为了对比，把目标修改成MicroZed，对比一下差了多少资源。


看来只好作罢


期间断断续续的TI杯做模拟题训练，所以也就只好抽空捣鼓捣鼓，然后找到了一位大哥是在Xilinx Spartan-6 LX16上的Miner工程，正好我手头上有一块Siga的Spartan-6 LX16开发板，LX16的资源，明显比ZYNQ7010还要少得多，所以修改修改肯定没问题。


我先在Xilinx Spartan-6 LX16上编译运行，然后下载测试，没有问题！大概有3.75 MH/s的速度，虽说有点点满，但是，能用就行！


于是就直接在ISE上修改修改，由于MicroZed的引脚不好引出，所以没有写ucf文件，只好综合综合，测试测试，经过修改，能很好的编译综合，实现布局布线。

fpga Project Status (07/26/2014 - 15:22:12)
Project File:	processor.xise	Parser Errors:	No Errors
Module Name:	fpga	Implementation State:	Placed and Routed
Target Device:	xa7z010-1Iclg400	Errors:
Product Version:	ISE 14.6	Warnings:
Design Goal:	Balanced	Routing Results:	[url=]All Signals Completely Routed[/url]
Design Strategy:	[url=]Xilinx Default (unlocked)[/url]	Timing Constraints:	[url=]All Constraints Met[/url]
Environment:	[url=]System Settings[/url]	Final Timing Score:	0  [url=](Timing Report)[/url]

Device Utilization Summary					[url=][-][/url]
Slice Logic Utilization	Used	Available	Utilization	Note(s)
Number of Slice Registers	9,217	35,200	26%
Number used as Flip Flops	8,289
Number used as Latches	0
Number used as Latch-thrus	0
Number used as AND/OR logics	928
Number of Slice LUTs	7,392	17,600	42%
Number used as logic	7,248	17,600	41%
Number using O6 output only	2,687
Number using O5 output only	119
Number using O5 and O6	4,442
Number used as ROM	0
Number used as Memory	137	6,000	2%
Number used as Dual Port RAM	0
Number used as Single Port RAM	0
Number used as Shift Register	137
Number using O6 output only	137
Number using O5 output only	0
Number using O5 and O6	0
Number used exclusively as route-thrus	7
Number with same-slice register load	0
Number with same-slice carry load	7
Number with other load	0
Number of occupied Slices	2,471	4,400	56%
Number of LUT Flip Flop pairs used	8,373
Number with an unused Flip Flop	2,237	8,373	26%
Number with an unused LUT	981	8,373	11%
Number of fully used LUT-FF pairs	5,155	8,373	61%
Number of unique control sets	18
Number of slice register sites lost         to control set restrictions	30	35,200	1%
Number of bonded [url=]IOBs[/url]	31	100	31%
Number of RAMB36E1/FIFO36E1s	0	60	0%
Number of RAMB18E1/FIFO18E1s	0	120	0%
Number of BUFG/BUFGCTRLs	2	32	6%
Number used as BUFGs	2
Number used as BUFGCTRLs	0
Number of IDELAYE2/IDELAYE2_FINEDELAYs	0	100	0%
Number of ILOGICE2/ILOGICE3/ISERDESE2s	0	100	0%
Number of ODELAYE2/ODELAYE2_FINEDELAYs	0
Number of OLOGICE2/OLOGICE3/OSERDESE2s	0	100	0%
Number of PHASER_IN/PHASER_IN_PHYs	0	8	0%
Number of PHASER_OUT/PHASER_OUT_PHYs	0	8	0%
Number of BSCANs	0	4	0%
Number of BUFHCEs	0	48	0%
Number of BUFRs	0	8	0%
Number of CAPTUREs	0	1	0%
Number of DNA_PORTs	0	1	0%
Number of DSP48E1s	0	80	0%
Number of EFUSE_USRs	0	1	0%
Number of FRAME_ECCs	0	1	0%
Number of ICAPs	0	2	0%
Number of IDELAYCTRLs	0	2	0%
Number of IN_FIFOs	0	8	0%
Number of MMCME2_ADVs	1	2	50%
Number of OUT_FIFOs	0	8	0%
Number of PHASER_REFs	0	2	0%
Number of PHY_CONTROLs	0	2	0%
Number of PLLE2_ADVs	0	2	0%
Number of PS7s	0	1	0%
Number of STARTUPs	0	1	0%
Number of XADCs	0	1	0%
Average Fanout of Non-Clock Nets	2.32

Performance Summary				[url=][-][/url]
Final Timing Score:	0 (Setup: 0, Hold: 0)	Pinout Data:	[url=]Pinout Report[/url]
Routing Results:	[url=]All Signals Completely Routed[/url]	Clock Data:	[url=]Clock Report[/url]
Timing Constraints:	[url=]All Constraints Met[/url]

Detailed Reports						[url=][-][/url]
Report Name	Status	Generated	Errors	Warnings	Infos
[url=]Synthesis Report[/url]	Current	周六 7月 26 15:16:23 2014	0	[url=]3412 Warnings (0 new)[/url]	[url=]44 Infos (0 new)[/url]
[url=]Translation Report[/url]	Current	周六 7月 26 15:16:48 2014	0	[url=]1 Warning (0 new)[/url]	0
[url=]Map Report[/url]	Current	周六 7月 26 15:18:36 2014
[url=]Place and Route Report[/url]	Current	周六 7月 26 15:21:49 2014	0	0	[url=]2 Infos (0 new)[/url]
Power Report
[url=]Post-PAR Static Timing Report[/url]	Current	周六 7月 26 15:22:10 2014	0	0	[url=]4 Infos (0 new)[/url]
Bitgen Report

Secondary Reports			[url=][-][/url]
Report Name	Status	Generated

Date Generated: 07/26/2014 - 15:22:12


下面是最终的代码： BTC_Miner.rar (10.5 MB , 下载次数: 131 )

2014-7-26 20:49 上传

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通过这次XILINX Zynq 极客挑战赛，让我接触到了ZYNQ，体验到了ZYNQ的便利，在一块小小的芯片上集成了ARM和FPGA，还有体验到了Vivado工具的便利性，了解到了许多FPGA上设计的小技巧，让我受益良多。重要的是过程！而不是结果^_^

otod3r

怎么没人顶...本科生这样已经很吊了...

syunjiang

真的不错，顶你

colb

回复 1# 252642555


    额，很不错了！！！

tbrotte2

感謝 - 將嘗試

tbrotte2

也Altera公司工作的Quartus？

mengjunShao

厉害！

liunine

小牛人啊。。。

神机营提督

牛人啊。

awsa3635

大牛啊