top level design的input/output delay问题

shajingwang · 发表于 2015-11-3 09:51:12

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请教下，如果是top level design，外面连接的是模拟模块，是否依然需要设定set_output/input_delay，如果需要，此时这个值，是由谁来定的，模拟工程师与数字工程师来协定么？

糖果姐姐 · 发表于 2015-11-3 16:42:50

是需要的，这个需要数字工程师根据经验来设定。具体可以看看这个帖子：http://bbs.eetop.cn/thread-306407-1-1.html

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[求助] top level design的input/output delay问题