ESD触发电压太大会不会引起ESD失效？

我诗故我在 · 发表于 2020-6-19 14:43:57

good mark

xiamendu · 发表于 2020-8-17 16:43:29

学习了

stone1005 · 发表于 2020-8-18 09:26:22

追风的孩子发表于 2015-10-28 17:40
回复 3# hszgl

在Gate上加一个对地的电阻，一般20k到40k就可以，可以显著降低vt1。其原理是GGNMOS的CGD和电阻构成分压，esd事件发生时可以让GGNMOS短时间开启，从而更早触发寄生三极管导通。一般可以把触发电压（VT1）降低到7V~8V左右。

zhumingzhu · 发表于 2021-3-23 13:26:56

stone1005 发表于 2020-8-18 09:26
在Gate上加一个对地的电阻，一般20k到40k就可以，可以显著降低vt1。其原理是GGNMOS的CGD和电阻构成分压， ...

谢谢，具体应该怎么计算20k~40k的电阻值才合适呢？

mycelldevice · 发表于 2021-3-23 14:05:31

So nice, take it.

stone1005 · 发表于 2021-3-26 09:56:01

zhumingzhu 发表于 2021-3-23 13:26
谢谢，具体应该怎么计算20k~40k的电阻值才合适呢？

这个完全是经验值。实际上触发电压和你的工艺参数相关，和器件尺寸相关。还和esd事件的电压上升沿速度相关。典型值加20k就行，也有加40k的，我还见过加100k的。电阻越大，相同工艺和器件尺寸下，触发电压越低。

smile1215 · 发表于 2022-3-4 09:59:01

学习了

luo1915347015 · 发表于 2023-11-10 16:42:58

对于长沟道器件，栅氧化层的厚度约为最小沟道长度的50分之一，所以一般此时的栅氧化层耐压是高于此器件发生雪崩击穿的电压的，所以当GGNMOS的因为发生雪崩击穿的触发电压也约等于寄生NPN的触发电压，此电压一般在12V左右，低于栅氧化层耐压，器件的栅极不会击穿，大于此耐压后，寄生NPN导通，IV曲线出现折返。
当沟道长度不断减小后，栅氧化层也越来越薄，会导致栅氧化层耐压等于乃至小于GGNMOS的雪崩击穿电压，所以在深亚微米工艺中不会利用GGNMOS的雪崩击穿特性，而是利用电容耦合，在GGNMOS的栅极和漏极加一个电容，在栅极和地加一个电阻，正常情况下，栅极接地，当ESD脉冲来后，脉冲电压通过电容将GGNMOS的栅极抬高，所以NMOS开启了，提供ESD泄放通路。持续时间由时间常数RC决定，RC越大，持续时间越长。一般手模型的放电时间在几百ns内产生峰值为1.33A的电流，所以时间常数一般设为几us。

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