Virtex-II 配置回读问题

zaner · 发表于 2015-10-30 11:20:49

回复 17# holliwood

我今天再把时钟换一下试一试。由于制作电路板时候没有把BUSY信号弄出来，因此看不了BUSY信号。

holliwood · 发表于 2015-10-30 19:16:42

回复 20# zaner
要根据器件计算FDRO Read Length = (words per frame) x (frames to read + 1) =26x（404+1）=10530 = 0x2922，
,不能用rbb配置，配置最好按照手册上的时序流程和顺序来

zaner · 发表于 2015-10-30 21:29:38

回复 22# holliwood
恩恩，根据计算来。我今天把时钟频率改了下，用你说的时钟，之后也试了其他的时钟频率，但是效果不是很理想，还是出来一样的结果。我其实很想观察BUSY信号，但是没有分配引脚出来，不好观察，不知道有什么好的解决办法~

zaner · 发表于 2015-10-30 21:35:13

回复 22# holliwood

发送的命令序列我都是按照手册和rbb两种各来一遍，不过还是主要以手册的命令顺序为主。rbb只是辅助试一试。

holliwood · 发表于 2015-10-30 22:00:27

rbb和rbd是用来和回读数据比对用的吧

holliwood · 发表于 2015-10-30 22:01:57

busy可以飞个线

zaner · 发表于 2015-10-31 09:24:55

回复 25# holliwood

恩恩是用来进行回读比较的，所以我觉得rbb文件中发送的命令也应该可以用。

zaner · 发表于 2015-10-31 09:26:22

回复 26# holliwood
我使用的XC2V40是采用BGA封装的，引脚什么的都连不出来。。

zaner · 发表于 2015-10-31 14:36:39

没思路了，觉得该注意的都已经注意，现在看看能不能把时序约束下。。

zaner · 发表于 2015-10-31 20:33:07

本帖最后由 zaner 于 2015-10-31 20:35 编辑

回复 26# holliwood

你好~有没有其他什么还要注意的地方呢。我是用Altera的FPGA作为控制器，控制SelectMAP端口的读写，CCLK用的PLL分出来的频率，也没有进行时序的约束，出现好多关于时序的警告，

。
感觉还是回读时序哪里出了毛病。

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