verilog的问题

killmcse

各位大虾好
小弟刚学用verilog 设计了一个数字钟系统
可老板说我是用的系统极写的代码，要求用门极写，可我实在不知怎么写，向大家求救了！！！
比如下面的一段是，月满后想年进位的，怎么改写啊？

always @(posedge ctm)                    //月控制
if(month==12)       //进位
begin                 
month<=1;
yclk<=1;
end
else
begin
month<=month+1;yclk<=0;
end  

gfzhou

killmcse: 你好。
    没错，你的code不是gate－level，是rtl。
    但是经过synthesis后，就是gate－level了，一般开发digital ic时，很少需要用gate－level来code，那样效率太低，而且很容易出错。
    我不知道你用的synthesis library是哪家公司的，总之，写gate－level的code，就是事先想好整个电路的结构＆连线，用门例化的方式描述之。e.g.:
   下面是一个用umc18的库的gate-level的例子：
    DFFX2  u_dff ( .C(clk), .D(data), .Q(dout) );
就是这样的。