在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 1618|回复: 2

[求助] 小白初次写FPGA,求大神帮忙优化资源

[复制链接]
发表于 2015-9-21 11:39:37 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
第一次写FPGA,Number of occupied Slices 99%,请大神帮忙看看能不能从哪方面优化优化   

                               
登录/注册后可看大图

仿真结果

仿真结果
发表于 2015-9-22 10:12:25 | 显示全部楼层
这怎么能看出来?
发表于 2015-9-22 17:14:05 | 显示全部楼层
是不是放了chipscope在里面,如果是正式版本,就去掉吧
内部时钟有7个,如果能减少时钟,能用高频时钟代替低频时钟进行设计,那就最好归一化到高频时钟,这会减少CLB的使用
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条

×

小黑屋| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-5-9 11:47 , Processed in 0.497390 second(s), 10 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表