一个关于ddr3仿真的问题

sarlaga

大家好，我最近在学习使用DDR3的IP核，是用ISE生成的。在user design文件夹里的rtl文件里建立了一个自制的ddr控制文件（.v)，并且对sim文件里sim_tb_top.v文件做了修改，把ddr控制文件和ddr核连接起来。但是sim_tb_top.v还没有对DDR3模型做任何声明，只是仿真的时候在modelsim里编译一下ddr3_model_c1.v，可是这样仿真出来的结果不对呀。有人说生成ip的时候，在sim下面会生成一个sim_tb_top.v，里面已经将example design和ddr model连好了，可现在sim_tb_top.v对DDR3模型做声明的那部分还是空空的（Memory model instances 还是空的啊），这是怎么一回事呢？

菜鸟要飞

仿真直接跑example里的就好了，自己不需要写什么的