k7325t与6678之间srio调试

polozpt

我最近在做k7325t和dsp6678之间的srio接口调试，负责fpga方面。用的xilinx的 srio ip核，利用该ip进行仿真（ip和带的仿真顶层文件）srio读写正确，link、port初始化成功，srio读写report记录正常。但是在下载到板子进行测试时有点困惑。（1）ip和带的仿真文件中包含不可综合的文件如：产生report、统计的verilog文件，若生成bit文件需要将不可综合的模块去掉（其实这些模块在仿真中作用是输出调试信息，在实际中作用不大），直接将srio_example_top、srio_dut、srio_request_gen、srio_response、srio_quick_start模块直接综合，map，布线，生成bit文件吗？
（2）我想和dsp6678做回环测试，刚开始想在fpga中将gtrx、gttx管脚短接，但是这样只能证明dsp和dsp和fpga之间的硬件有无问题，无法证明fpha程序的正确性。于是想将srio ip核解析得到的接受数据直接赋给srio的发射数据，但是srio接受到的数据包含一定的格式，我应该对接受到的数据进行解析吗？还是直接赋给发射数据？
（3）关于srio仿真的问题，仿真时进行srio收发测试，怎样模拟数据的接受和发射呢（在仿真的环境下）？在哪形成的闭环呢？

xduryan

下载到板子就把跟仿真相关的去掉 用example就可以了

polozpt

回复 2# xduryan谢谢您的回复。还有一个问题，在仿真中是怎样实现transmit、receive的闭环的，感觉在srio_dut模块中进行的，但是还没有找到蛛丝马迹啊。但是在srio ip和的例化中发现信号：m_axis_phyt_tdata(out)、s_axis_phyt_tdata(in)例化的变量是同一个，这样和仿真中的闭环有关系吗？m_axis_phyt_tdata 为送入物理层的发射信号。

polozpt

回复 2# xduryan
还有一个问题，我对srio信号发射流程搞得不太清楚，从srio ip核到gt_wrapper的信号发射比较清晰，但是不知道，信号从srio ip核的哪个端口进入srio ip核的，ip核的发射输出比较清晰。

polozpt

回复 1# polozpt

信号流程应该是这样的。信号发射，用户在maintenance端口相srio写入发射的数据即可，但是需按照srio ip和的时序。从srio读接受的数据类似。

仿真中将，gt_wapper模块中的gt_chananel应该将收发管脚短接了，应该可以由外部模块属性可以控制，可以进行闭环测试，对比接受和发射的数据。

999

see see

polozpt

回复 2# xdurya我现在搞清楚了仿真时的闭环，srio_example_primary和srio_example_mirror短接所制。我工程中只用了primary，没有用mirror。程序下载到板子很中clk_lock为高，时钟正常，chiscope采集复位也正常（应该有高变为0），但是port和link信号初始化抑制为低 啊？希望您指导下

xduryan

回复 7# polozpt

Xilinx Answer 50166

这个是Xilinx srio debug指南 你可以看看这个 每个人情况不一样 我也不了解你的工程 所以说不好

polozpt

回复 8# xduryan


   谢谢，我最近也在拜读这个pdf

polozpt

回复 8# xduryan

不过，真正用的时候是不需要mirror这个模块的吧，只需综合primary这个模块吧？