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查看: 1692|回复: 1

[求助] 时钟信号经过扇出后时延比较大

发表于 2015-7-26 22:58:10 | 显示全部楼层 |阅读模式

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用FPGA将全局时钟信号分3路扇出后3路时钟信号间的延迟达到了2ns，该怎么办！采用的是Altera 的片子

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发表于 2015-7-27 16:00:07 | 显示全部楼层

匹配没有？？？？？

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