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[求助] IC5141导出verilog描述问题~~~

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发表于 2015-7-22 20:42:49 | 显示全部楼层 |阅读模式
悬赏200资产未解决
想吧描述好的电路导出 .v 做FPGA,然后在用 synopsys Integration 导出电路模块描述时遇到图中错误。这什么意思???第一次遇到~~~
有大神前辈指导下菜鸟么
不胜感激~~!!!!!

synopsys

synopsys



遇到的错误

遇到的错误



~~~

 楼主| 发表于 2015-7-22 20:43:31 | 显示全部楼层
想吧描述好的电路导出 .v 做FPGA,然后在用 synopsys Integration 导出电路模块描述时遇到图中错误。这什么意思???第一次遇到~~~
跪求!!!!!!!!
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