IC5141导出verilog描述问题~~~

lbz053273 · 发表于 2015-7-22 20:42:49

想吧描述好的电路导出 .v 做FPGA，然后在用 synopsys Integration 导出电路模块描述时遇到图中错误。这什么意思？？？第一次遇到~~~
有大神前辈指导下菜鸟么

不胜感激~~！！！！！

synopsys

遇到的错误

~~~

lbz053273 · 发表于 2015-7-22 20:43:31

想吧描述好的电路导出 .v 做FPGA，然后在用 synopsys Integration 导出电路模块描述时遇到图中错误。这什么意思？？？第一次遇到~~~
跪求！！！！！！！！

[求助] IC5141导出verilog描述问题~~~