关于平衡时钟网络

Veriart · 发表于 2015-7-9 23:59:51

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大家好，我现在在做一个设计的布局布线，有这样一个功能想在Encounter里实现：设计有一个时钟信号输入端口CLK，另外还有5个时钟信号输出端口CLK_O[0：4]。CLK_O[0：4]其实是通过BUFFER直接连到CLK上的，CLK_O[0：4]会被送给其他设计作为时钟，因此希望在做当前设计的布局布线时，能够对CLK_O[0：4]进行延迟的平衡。不知道在Encounter里应当如何操作？请大家提供一些思路，谢谢！

joemool · 发表于 2015-7-10 14:51:30

create clock from CLK，define sync pin on CLK_O[0:4]

西游人 · 发表于 2015-7-10 22:13:25

做完CTS以后，就会考虑skew,不需要特别设置的

icfbicfb · 发表于 2015-7-13 10:47:41

人工调整下就好了

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