verilogA生成symbol后如何混仿？

hustjzr · 发表于 2019-2-27 18:41:17

verilog-A仿真的流程和analog电路仿真的流程一样么，我在书写VCO verilog-A代码时候，发现check一直报warrning，是不是缺少软件的配置啊？

loopgain · 发表于 2019-2-28 14:07:46

用哪个仿真器？

gavid1128 · 发表于 2019-3-5 15:57:21

还在学习中，谢谢

tang66521 · 发表于 2019-3-5 16:00:19

VerilogA 的model 和正常schematic 仿真一样，不需要config

星辰0000 · 发表于 2019-3-13 15:14:27

VerilogA可以生产电路或者symbol吗？

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