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本帖最后由 wslstha123 于 2015-6-28 09:13 编辑
该接收机采用低中频架构来实现，中频频率为4.092MHz（本振频率处于下频率段，为1571.328 MHz）。包含的主要核心模块为：LNA, 正交Downconverter, Complex BPF,PGA, AGC, ADC, PLL以及相关滤波器带宽校准电路RC Calibrator。为了加快仿真速度，本设计中的VCO模块和其它算法模块（AGC校准算法中的译码电路，二进制搜索算法，参考频率分频器等）均采用verilog-A语言进行建模（可参考附录B, C, D, E）。另外在进行频率综合器的设计时，为了将AFC算法以及小数分频中的Sigma-Delta（SD）调制器也进行实现，我们将其设计成宽范围输出，但是固定其输入参考频率和分频比，因此在保证PLL环路稳定的情况下可以大大简化电荷泵和环路滤波器的设计复杂度。同时我们将VCO设计成宽范围输出，包括16条压控频率线，并且将AFC算法、SD调制器以及加法模块利用Verilog-A进行实现（附录F, G, H），以提升仿真速度。其它模块的设计均在晶体管级进行实现（即使在此情况下，利用典型的设计服务器，完成系统级仿真也需要约4天时间）。另，本接收机中还加入了I/Q通路失配校准功能，极大的提升接收机的镜像抑制能力（校准算法和校准电路均通过Verilog-A实现）。本设计采用0.18 μm CMOS工艺进行实现，电源电压为3.3 V（简单起见，省去了LDO等稳压电源模块），所有的仿真均在典型工艺角下进行（个别仿真会采用多种工艺角进行验证），本附录的最终目的是提供一个学习型的设计案例，并给出具体的仿真结果（模块级和系统级）。
基于Cadence IC615的射频接收集成电路设计实例（GPS接收机）.pdf
(2.49 MB, 下载次数: 1989 )
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发表于 2015-6-27 10:13:41
