如图所示, reg/Q通过一个Mux的端口到达一个hard macro的一个输入端口,其中Mux的另一端是输入pad端口通过一些组合逻辑过来的,在正常工作模式下Mux选择从reg来的数据,在测试模式下Mux选择从pad来的数据,但是我们没有这个hard macro的时序信息,前端人员要求不论是从reg还是从pad上来的数据到达macro的输入端的时间skew<2ns,目前的PR做法是把从pad to Mux、reg/Q to Mux、Mux to macro,这三组路径分别当作clock 路径来处理,确保不论从哪里来的数据到达macro输入端的时间尽量相等,但是发现从macro往回找到这些reg和mux太麻烦了,输出端也有这样的路径,版主给提供个解决法子吧,现在是从Design Browser上慢慢的手动查找的,太崩溃了