运放 smic40nm工艺1.1V 可行与不可行

薛定谔的太极拳 · 发表于 2015-5-28 19:19:23

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若想要在smic40nm 1.1V条件下，设计一款电源电压为1.1V供电的运放，请大家浅谈一下可行不可行的想法，例如leakage current等！
多谢多谢

薛定谔的太极拳 · 发表于 2015-5-29 10:12:11

有过相关了解的大侠，赐教。。。

vdslafe · 发表于 2015-5-29 10:37:14

当然可以，都量产无数了

薛定谔的太极拳 · 发表于 2015-5-29 17:56:08

回复 3# vdslafe

在40nm工艺下，用于1.1V和2.5V的运放，leakage方面考虑的话，阁下能否提供一些见解？？多谢

semico_ljj · 发表于 2015-5-29 20:12:24

1.0 都没有问题

vdslafe · 发表于 2015-6-1 09:41:47

回复 4# 薛定谔的太极拳

运放串了那么多管子，而且L经常不是最小的，leakage 问题比数字电路小了N多了。实在很担心leakage, 就在电源上加个power swtich,整个芯片做好power management 就好

baicf · 发表于 2018-1-2 20:00:20

回复 5# semico_ljj

1V的运放，输入差分对的尾电流源要自适应偏置了吧？

tomcarrot · 发表于 2018-1-4 15:28:54

根据对管P/N 共模点不能偏的太多吧

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