请教：关于cadence的混合仿真！！！

criff

现在在作一个接口的电路，其中要用到混合电路的仿真。模拟部分已经有了schematic，数字部分有verilog写的.v文件，没有经过综合。
由于以前没有做过，所以暴看help。感觉是这样一个流程：
1）verilog IN，把verilog import，建立library，cell，view
2）Virtuoso NC verilog  environment ,进行compile等。
3）联合仿真。
现在作了verilog IN，但是在run vrituoso verilog environment for NC verilog integration时认不出来之前import的verilog，不知道这是咋回事，或者整个流程错了？
期待高手指点！（cadence version 5141）

大飞

流程好像是这样的，但是软件的设置很容易出问题，同纠结

baohulu

建config,用spectre 跑

baohulu

建config,用spectre 跑

xiongzhh

只用过spectreverilog