DCDC设计中为什么要设定最小导通时间？这个时间应该怎么确定？

hj599279742 · 发表于 2015-5-13 23:59:56

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如题，求高手回答。

xdliuyuxin · 发表于 2015-5-14 14:21:22

会不会跟MOS管的交越损耗有关？坐等高手！

magicdog · 发表于 2015-5-14 17:52:28

通常而言，都希望说开关频率可以做高，开关频率越高意味着电感体积可以越小

问题是从EA output到power mos的完全on和off都会有延时，这个延时datasheet里面会讲到是propagation delay，从几十ns到上百nm不等

假设是100ns，那么对于1M时钟周期的dcdc而言，最小的D就是10%，

换而言之，如果D处于10%甚至小于这个值，恐怕不太会稳定工作，loop已经来不及处理它了

hj599279742 · 发表于 2015-5-20 01:24:25

回复 3# magicdog
那如果占空比永远大于10%，就不需要最小导通时间么？

hj599279742 · 发表于 2015-5-20 01:25:27

回复 2# xdliuyuxin

应该不是这方面的考虑，都是从延迟来看，比如PWM的延迟等。

xdliuyuxin · 发表于 2015-5-20 09:23:18

回复 5# hj599279742

交越损耗就是跟延迟有关啊

yiwang-base · 发表于 2025-2-8 12:07:57

当然是越小越好，甚至为1ns最好，但现实是很难办到啊，环路不会有那么宽的带宽，并且数字电路和器件也是存在延迟的。

yiwang-base · 发表于 2025-2-8 13:04:00

yiwang-base 发表于 2025-2-8 12:07
当然是越小越好，甚至为1ns最好，但现实是很难办到啊，环路不会有那么宽的带宽，并且数字电路和器件也是存 ...

还有工艺和开关管限制

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