请教一个vhdl程序包定义的问题

xduryan

function "+"(L: STD_LOGIC_VECTOR; R: INTEGER) return STD_LOGIC_VECTOR is
        -- pragma label_applies_to plus
        variable result  : STD_LOGIC_VECTOR (L'range);
    begin
        result  := SIGNED(L) + R; -- pragma label plus
        return   std_logic_vector(result);
    end;

   这是std_logic_signed程序包里的一个函数定义部分，我想问的是：
     （1）SIGNED(L)的意思是不是将L从STD_LOGIC_VECTOR类型转换为SIGNED类型？
     （2）一个SIGNED类型和一个INTEGER型的数据相加，返回值应该是SIGNED型的（在std_logic_arith程序包有定义：function "+"
(L:SIGNED; R:INTEGER) return SIGNED），那么一个SIGNED类型的数据可以赋值给STD_LOGIC_VECTOR类型的数据吗？
     （3） std_logic_vector(result)这一句中，是不是将result转换为std_logic_vector类型的意思，如果是，那么result已经是std_logic_vector型的了，为什么还需要转换？