在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 2274|回复: 2

[求助] candence中verilog—a

[复制链接]
发表于 2015-5-11 20:21:36 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
初学candence,想在其中用verilog-a编写一个器件,但是不知道该如何操作。添加view为veriloga的cell后出现下图,之后该如何操作,如何保存和生成symbol模块?求指点。 捕获.JPG
发表于 2015-5-12 10:24:16 | 显示全部楼层
functional还是什么库里有一些VCO之类的,有自带verilogA代码。
图上这个界面编几句代码后保存就好。 和vi编辑器保存一样的方法。保存后好像会自动问你要不要生成symbol
发表于 2015-5-12 14:06:39 | 显示全部楼层
这个编辑器用不习惯,可以换成gedit,我习惯这样,在initial文件里添加上定义语句就ok。
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条


小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-22 21:55 , Processed in 0.017299 second(s), 10 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表