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[求助] candence中verilog—a

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发表于 2015-5-11 20:21:36 | 显示全部楼层 |阅读模式

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初学candence,想在其中用verilog-a编写一个器件,但是不知道该如何操作。添加view为veriloga的cell后出现下图,之后该如何操作,如何保存和生成symbol模块?求指点。 捕获.JPG
发表于 2015-5-12 10:24:16 | 显示全部楼层
functional还是什么库里有一些VCO之类的,有自带verilogA代码。
图上这个界面编几句代码后保存就好。 和vi编辑器保存一样的方法。保存后好像会自动问你要不要生成symbol
发表于 2015-5-12 14:06:39 | 显示全部楼层
这个编辑器用不习惯,可以换成gedit,我习惯这样,在initial文件里添加上定义语句就ok。
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