设为首页收藏本站
在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名：电子顶级开发网)

手机号码，快捷登录

手机号码，快捷登录

找回密码

  登录   注册  

快捷导航
创芯云服务  : 创芯大讲堂  | 创芯人才网 | 数字IC职业培训  EETOP诚邀线上IC培训讲师!
搜帖子
EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › Verilog设计方法
12
返回列表 发新帖
楼主: csmxinxin

[资料] Verilog设计方法

[复制链接]
Chewein
发表于 2015-5-10 19:49:44 | 显示全部楼层
回复 1# csmxinxin


     谢谢楼主  共享
回复 支持 反对

举报

kevinse
发表于 2016-1-18 15:55:28 | 显示全部楼层
下来看看吧 到底是什么
回复 支持 反对

举报

QQben
发表于 2016-2-25 14:08:55 | 显示全部楼层
系诶而分享
回复 支持 反对

举报

amandafly
发表于 2016-9-18 09:58:05 | 显示全部楼层
回复 1# csmxinxin

已经下载过了，又花了5块下载，好伤心。
EETOP创芯人才网职位发布入口
回复 支持 反对

举报

find_search
发表于 2017-12-28 23:07:32 | 显示全部楼层
看一看，谢谢.
EETOP创芯人才网简历投递入口
回复 支持 反对

举报

totuwei
发表于 2019-6-17 16:28:51 | 显示全部楼层
没用的资料
EETOP创芯人才网职位发布入口
回复 支持 反对

举报

chiaohung0821
发表于 2019-6-20 14:45:17 | 显示全部楼层
謝謝分享
EETOP创芯人才网简历投递入口
回复 支持 反对

举报

12
返回列表 发新帖
高级模式
B Color Image Link Quote Code Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条


小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-12-19 02:09 , Processed in 0.019589 second(s), 6 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表