modelsim仿真问题

BYbread

底层实体（entity）定义了D：in integer range 0 to 15;
在顶层的例化（component）写成D:IN STD_LOGIC_VECTOR()3 DOWNTO 0);仿真出错。在quartus ii中的程序编译是OK的，quartus 8自带的仿真可以运行。但为什么在modelsim中说数据类型不匹配。# ** Failure: (vsim-3807) Types do not match between component and entity for port "d".
#    Time: 0 ps  Iteration: 0  Instance: /pwm/u1 File: E:/..................count.vhd Line: 8
# Fatal error in file E:/.............../count.vhd
#  while elaborating region: /pwm/u1
# Load interrupted
# Error loading design代码如下：底层：

1. library ieee ;
   
2. use ieee.std_logic_1164.all ;
   
3. 
   
4. entity        count is
   
5.         port
   
6.         (
   
7.                 clk,ld:in std_logic;
   
8.                 d:in integer range 0 to 255;
   
9.                 over:out std_logic
   
10.         );
    
11. 
    
12. end entity count;
    
13. 
    
14. architecture art of count is
    
15. signal count_255:integer range 0 to 255;
    
16. begin
    
17.         process(clk) is
    
18.         begin
    
19.                 if rising_edge(clk) then
    
20.                         if ld='1'        then count_255 <= d;
    
21.                         else count_255 <= count_255+1;
    
22.                         end if;
    
23.                 end if;
    
24.         end process;
    
25.         
    
26.         process(count_255) is
    
27.         begin
    
28.                 if count_255 = 255 then over <= '1';
    
29.                 else over <= '0';
    
30.                 end if;
    
31.         end process;
    
32. end architecture art;
    
33. 
    

复制代码

顶层：

1. library ieee ;
   
2. --use ieee.std_logic_arith.all;
   
3. use ieee.std_logic_1164.all ;
   
4. --use ieee.std_logic_unsigned.all ;
   
5. 
   
6. entity PWM is
   
7.         port
   
8.         (
   
9.                 clk:in std_logic;
   
10.                 A,B:in std_logic_vector(7 downto 0);
    
11.                 pwm:out std_logic
    
12.         );
    
13. 
    
14. end entity PWM;
    
15. 
    
16. architecture art of PWM is
    
17. component count is
    
18.         port
    
19.         (
    
20.                 clk,ld:in std_logic;
    
21.                 d:in STD_logic_vector(7 DOWnto 0) ;
    
22.                 over:out std_logic
    
23.         );
    
24. end component;
    
25. 
    
26. signal over1,over2 : std_logic;
    
27. signal ld1, ld2 : std_logic;        
    
28. signal spwm : std_logic:='0';
    
29. signal data1,data2 : integer range 0 to 255;
    
30. begin
    
31. u1:count port map(clk,ld1,A,over1);
    
32. u2:count port map(clk,ld2,B,over2);
    
33. 
    
34. process(over1,over2) is
    
35.         begin
    
36.         if over1= '1' then spwm <= '0';
    
37.         elsif rising_edge(over2)        then spwm <= '1';
    
38.         end if;
    
39.         end process;
    
40.         ld1 <= not spwm ;
    
41.         ld2 <= spwm ;
    
42.         pwm <=spwm ;
    
43. end architecture art;
    
44. 
    

复制代码

xduryan

一个是Integer型、一个是std_logic_vector型，两个能匹配么；在quartus里可以运行，可能是quartus在执行的时候自动进行了数据类型转换，而modelsim可能不带这个功能；要么数据类型定义一样，要么使用数据类型转换函数conv_integer将std_logic_vector转换成integer型