PLL cycle-to-cycle jitter loop-bandwidth

lwjee

回复 9# 薛定谔的太极拳


   VCO 和其他的一些noise 源经过Loop 滤波，计算输出的phase noise 然后计算 RMS jitter。这个看看大论文吧，不好说。

huangniuniu

最近做PLL,需要讨论JITTER

lgy747

Jitter的3个单位：秒，UI，ppm，其中UI，ppm是相对周期T的比值，UI=秒/T,ppm=UI*10^6,不要搞出50ppm=-86db这样的东西。
另外，如果用秒(绝大部分人如此)，应该同时指明载波频率（或周期T），光一个秒毫无意义，我怎么衡量你是好是坏，就如相位噪声如果用dbm，应该同时指明载波幅度一样。所以说，UI，dbc是更合适的单位，它的物理概念是非常清楚的。

albert815

回复 1# 薛定谔的太极拳

rms phase jitter是由phase noise integration得来的，取决于integration bandwidth(这个bandwidth不同于PLL的BW），常用的是从10KHz-20MHz，这个rms phase jitter指的是clock相对于理想clock的偏差。cycle to cycle jitter 没有具体的换算公式，但通常来说>一倍 peak to peak phase jitter , 小于两倍 peak to peak phase jitter, 因为cycle to cycle主要取决与高频的phase noise, 低频的phase noise 不会影响cycle to cycle phase noise. 话说回来，cycle to cycle jitter还是一个时域的测量，所以最好在时域里测。


frequency 50ppm关系到时钟的 accuracy, phase noise 看的则是stability,不完全一样但也有关联。close in phase noise基本也可以看做是accuracy deviation了。这个取决与你的PLL的reference clock, 一般来说crystal oscillator应该50ppm没有问题，当然还要考虑 temperature drift, time drift等等，一般crystal oscillator datasheet都有写。


你提到的PLL loop bandwidth会影响overall phase noise, 当然也影响总的jitter. 这个loop filter对于reference clock是low pass,对于VCO phase noise是high pass,所以过低的BW会导致VCO phase noise 过高，过高的BW又会是的reference clock的phase noise 过高（当然如果你的reference phase noise非常好除外）。一般来说这个BW会有一个最优点，过高或过低都会使overall phase noise 增加。


希望这些对你有帮助

薛定谔的太极拳

回复 13# lgy747


  多谢，令我柳暗花明，非常感谢

薛定谔的太极拳

回复 14# albert815


   多谢多谢

薛定谔的太极拳

回复 13# lgy747


   多谢多谢

lgy747

14楼的问题是要澄清一下的
1)cycle to cycle jitter有具体的换算公式。我们称它Jcc，它是Jc的一阶差分，Jc又是Jee的一阶差分，Jee就是我们通常使用的在某段频带内对相位噪声积分的结果，因为Jcc是Jee的二阶差分，所以可以写出它的公式，详见下面文档

2）频率稳定度用ppm表示，和jitter的ppm完全是不同概念，是两码事。在晶体或晶振datasheet中，ppm指在给定温度范围内中心频率的变动范围，是频率漂移概念。绝大多数规格书都不会给出jitter指标
3）jitter不可直接时域测量(除非jitter大得离谱)。相位噪声一般都是很少的（积分值-40dbc以下），-40dbc对应的jitter(rms)为10^-2/2pi=0.0016=1600ppm，就是说，如果你的示波器屏幕有0.1米宽，同步在一个周期，你大概看到0.32mm的jitter抖动带，根本就测不出来。所以，实际测量应使用频谱仪，通过公式转换成时域，当然你是不用自己按计算器的，频谱仪已经即时计算显示出来了

lgy747

Jcc和loop-bandwidth没有任何关系，这是对楼主正题的回答。给定PLL闭环下的相位噪声功率谱密度曲线即积分曲线（计算出，仿真出，实测出），使用文档的公式计算Jcc，这时必须指定以下参数：积分上下限频率，载波频率，差分取样周期T，说到这里，楼主你应该明白Jcc和什么有关。

albert815

回复 18# lgy747
你提到的几点确实都很到位，我的那个回复有一些值得商榷的地方。继续补充你提到的几点

1. cycle to cycle jitter确实是有换算的公式没错，但是工业界真正用这个公式来算cycle to cycle jitter的非常少，一般很多phase noise to jitter conversion 工具都只给出rms phase jitter. 从cycle to cycle jitter角度来看clock signal的确没有必要，因为一般一个系统中dominate cycle to cycle jitter是很多其他因素，比方说data jitter/Transmitter jitter/

2. 工业界当中jitter一般都用UI（unit interval) 来表示


3. “jitter不可直接时域测量” 有歧义。你想说的可能是“clock jitter很难通过时域观测”， 因为通常来说太小。不要忘记现在最高端的频谱仪其实也是real time sampling然后FFT，归根到底是时域的采样


4. 你所说的正解“PLL loop filter bandwidth 和 cycle to cycle jitter 没有任何联系”是有道理的，道理在于cycle to cycle jitter只看high frequency jitter, > fc/2, 通常来说和VCO直接相关，而Loop filter BW通常是 fc/10 甚至 fc/20, 基本是影响不到high frequency jitter. 但是正如我前面提到的，cycle to cycle jitter对于clock来说重要性不及 rms phase jitter，这时就需要考虑 loop filter BW对总体Phase noise的影响了