求助一个LVS的怪异问题

xiaopff · 发表于 2006-5-26 16:06:50

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在做LVS的时候遇到一个很奇怪的问题，如附件图，报告显示管子都对上了，且没有错误，可就是在SCHMATICE图里多了两个管子，不知道什么原因，请大侠指教一下，该去哪里找错误呢？

icsoul · 发表于 2006-5-26 17:33:51

你用什么工具作的LVS？
是不是有dummy管呢？

jiangsq · 发表于 2006-5-29 16:06:29

斑竹,要是没有dummy管的话,还会有什么原因啊?我也遇到过这样的问题?

xiaopff · 发表于 2006-5-29 16:11:44

cadence做的 LVS。
上面的问题在老师的指导下解决了，更改了工艺文件里面的 check file ,原来是 LPECHK[SORE] ，去掉了里面的 O ，
O : Forms parallel and series MOS structures even if neither is connect to power or ground。
问题就得到了解决。但是什么道理。。。还是没有怎么明白，哪位高人指点一下

xiaopff · 发表于 2006-5-29 16:13:34

dummy管，貌似不用在schematic 图里画出来是吗？？

netsboy · 发表于 2007-11-20 10:50:22

不是DUMMY管的问题，是管子的串、并联问题，楼主是用Dracula做的LVS，

sehilly · 发表于 2007-11-21 01:28:32

not really understand what the matter and solution is

nan123chang · 发表于 2008-6-10 14:01:56

只是你不检查了吧，错误还是存在。

Columbine · 发表于 2008-6-10 15:13:24

也可能是工艺文件本身就有问题

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