版图后仿出问题了（偏置电压为0）

zhb19900612 · 发表于 2015-4-6 16:18:44

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用cadence virtuoso 画版图，DRC和LVS都通过了，提起了版图的寄生参数，进行后仿真时，在DC仿真过程中，NMOS的偏置电压为零（原理图时偏置正常），出现这种情况怎么解决啊?

hszgl · 发表于 2015-4-6 21:56:20

原理图中偏置是怎么产生的是？是不是没启动？最好上电路图。

zhb19900612 · 发表于 2015-4-6 22:29:23

回复 2# hszgl

QQ图片20150406223413.png

由于cadence的服务器没开，所以从论文里截的偏置电路。我就是采用这个电路。原理图仿真一切正常，版图后仿真没有电压

hszgl · 发表于 2015-4-7 04:08:34

回复 3# zhb19900612

vg是怎么产生的？

novaming · 发表于 2015-4-7 17:02:02

先确定其他点的电压是否正常，很多时候后仿提取的网表pin顺序和原来电路的未必对的上~

zhb19900612 · 发表于 2015-4-7 22:22:35

回复 5# novaming

NMOS栅极没有偏置，整个电路就没有作用了（其他地方电压正常）。我就想问LVS通过了还有没有可能出现短路的情况？

semico_ljj · 发表于 2015-4-7 23:56:11

hszgl · 发表于 2015-4-8 11:16:38

回复 6# zhb19900612

短路一般不会，但寄生如果会有这么大影响，一定要重视。另外就是后仿你设的环境是不是和前仿一致？pin的名称是否对应？

zhb19900612 · 发表于 2015-4-8 17:18:52

回复 8# hszgl

PIN是对的，我猜可能是隔直电容没有提起出来（PEX），不知道这是什么情况.我试了一下把电容放在片外，有偏置电压。这个怎么解决啊。

hszgl · 发表于 2015-4-8 18:33:51

回复 9# zhb19900612

pex提不出电容？你lvs怎么过的？

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