VCS如何编译带有宏定义或延迟信息（仿真用）的RTL代码

似水如烟

各位，       想问一下，使用VCS怎么编译使用宏定义的Verilog代码，同时代码也含有“#delay”的仿真延迟信息，应该添加什么命令，才会不报错！

在线急等！

似水如烟

是因为下班了，没人了吗

yinqingyu

#delay 的话不同加特殊指令
宏定义的话，如果需要在运行时加，用+define + 宏定义

似水如烟

回复 3# yinqingyu

所有的宏定义都集中定义在了一个单独的文件：macro_define.h，而且是超多的那种，这种情况不适合一个一个加+define+定义吧，而且，代码是svn上的，不能每次更新都要手动改啊。

yinqingyu

哦。那要是在RTL中用的宏，你可以在RTL中include “define”
然后在运行脚本中加+incdir+路径。就可以了
如果是在testbench中用的话，那就更简单了，直接把包含宏定义的文件添加到filelist中就行；
当然RTL中的宏文件也能放到filelist中，但是最好不要放，因为RTL是设计者做好的，最好不要动

似水如烟

问题已经解决了。

似水如烟

回复 5# yinqingyu


   已经解决了，谢了。